平成22年度春期 エンベデッドシステムスペシャリスト試験 午前II 問14

【解説】

位相同期回路（PLL: Phase-Locked Loop）は、基準信号と出力信号の位相を比較し、制御を行うことで出力信号の周波数を基準信号と同期させる仕組みです。

• 基準周波数 f_ref と分周器によって分割された出力周波数 f_out / N を位相比較器で比較します。
• PLLがロック状態にある場合、次の式が成り立ちます：
  f_ref = f_out / N
• この式を変形すると、出力周波数 f_out は次のようになります：
  f_out = N * f_ref